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SINTESE DOS ARTIGOS SOBRE PROCESSADORES
Albert, Andreza Carvalho, Delson Assunção, Joel S. Barros, Larisa,. Centro de Ensino Superior Fucapi – CESF Av. Governador Danilo Areosa,s/n,Distrito Industrial, Manaus,Am Email: joelsam@inpa.gov.br; dva_d@hotmail.com
Resumo – Este artigo apresenta uma síntese de diversos tipos de projetos para implementação de processadores utilizando linguagem de descrição de hardware – VHDL, na plataforma Altera e da Xilinx, onde abordam as suas formas e estruturas, proporcionando um conhecimento mais amplo a respeito da criação e programação de processadores em VHDL.
1- INTRODUÇÃO
Tendo em vista a necessidade de um conhecimento mais aprofundado sobre processadores para um melhor aprendizado da matéria de circuitos integrados, e para tornar o assunto mais compreensível, foi feito uma pesquisa em 10 artigos diferentes sobre processadores, observando os diversos tipos de implementação. Neste artigo, será apresentado os resumos fazendo-se referencia ao título, o autor, objetivos, aplicações e resultados de cada projeto.
2-SINTESE DOS ARTIGOS
ARTIGO 1: PROJETO E IMPLEMENTAÇÃO DE PROCESSADORES RISC EM VHDL
AUTOR: REDIESS, Fabiane Konrad; GÜNTZEL, José Luís
Objetivo do projeto: Comparação entre duas versões (monociclo e pipeline ) executando o mesmo sub-conjunto de instruções para verificar o melhor desempenho.
Aplicações: Para o presente trabalho, utilizou-se a ferramenta Quartus II, onde, primeiramente, foram desenvolvidas as descrições da estrutura e do funcionamento do processador em linguagem VHDL. A seguir, o conjunto de descrições VHDL foi compilado para o dispositivo FPGA EP1S10F484C5 da família Stratix I. Após, foram realizadas simulações para a validação das arquiteturas descritas. Cada componente dos processadores foi descrito, sintetizado e testado individualmente. Após a validação individual dos componentes, estes foram reunidos para a formação da arquitetura completa dos microprocessadores.
Resultados: Como resultado, concluiu-se que o processador monociclo leva pequena vantagem no que diz respeito ao uso de elementos lógicos, perdendo, no entanto, em velocidade de execução, pois apresentou período de relógio superior ao pipeline.
ARTIGO 2: IMPLEMENTAÇÃO EM VHDL DO PROCESSADOR EDUCACIONAL BIP I.
AUTOR: Toni Ferreira Montenegro, Alessandro Girardi.
Objetivo do projeto: implementar em linguagem de descrição de hardware a parte de controle e a parte operativa do processador educacional BIP I para prototipação em FPGA.
Aplicações: Foi baseado no microcontrolador PIC da Microchip, componente de baixo custo, reprogramável e amplamente utilizado em aplicações comerciais. O processador é totalmente baseado em registradores chamados acumuladores, que armazenam os dados intermediários temporariamente durante a realização das instruções. A estratégia de implementação também foi baseada no software Quartus II da Altera, utilizando a linguagem de descrição de hardware VHDL, nível estrutural, simulada através de vetores de testes incluídos no programa. O grupo de alunos responsável pela implementação foi formado por 6 pessoas, organizados em 5 projetistas e 1 gerente do projeto.
Resultados: Com base nos testes finais realizados, extraiu-se as características funcionais e não-funcionais do processador BIP I implementado a partir da linguagem de descrição de hardware e sintetizado para um FPGA Cyclone II EP2C50F672C6.
ARTIGO 3: Projeto do Processador Neander em VHDL
AUTOR: Weber , Faul e Weber , Taisy
Objetivo : O objetivo deste trabalho é implementar o processador NEANDER usando portas lógicas básicas (NAND, NOR, NOT, LATCHES E FLIP_FLOPS)
Aplicações : Este resumo descreve o desenvolvimento de um processador NEANDER que foi criado com intenções para fins didáticas. O desenvolvimento do projeto desse processador foi com auxilio da implementação de uso das portas lógicas básicas ( NAND , NOR , NOT , LATCHES e FLIP _ FLOPS ) que tem como objetivo fazer a realização de um simulador lógico de 10 instruções usando portas lógicas no circuito. Entretanto faz parte do processador a Unidade de Controle que é uma maquina de estados finita (FSM) que controla a leitura e escrita da memória e os elementos, Unidade lógica e Aritmética responsável pelas operações de cálculos e os registradores com a finalidade de armazenar temporariamente os dados usados pelo processador.
Resultado : Realizar simulação com operador lógico de 10 instruções.
ARTIGO 4: Desenvolvimento de um processador de 8 bits em VHDL
ARTIGO 7: AMBIENTE DE DESENVOLVIMENTO DE PROCESSADOR EMBARCADO
PARA APLICAÇÕES DE CODESIGN
Autor : FERNANDO MORAES, ALINE VIEIRA DE MELLO, NEY CALAZANS
Objetivo: É a compilação, simulação e otimização de uma arquitetura do processador
Aplicações: A arquitetura deste trabalho é agregar o hardware com o software a partir de
uma aplicação parametrizável em VHDL implementado no circuito integrado para a
execução do código, adaptando de acordo com a necessidade do projeto. Houve uma
configuração para a descrição em linguagem de montagem, o assembly, a qual é utilizada
para a geração do código objeto pelo montador, permitindo então a geração do código
executável otimizado através da linguagem VHDL que representará a descrição
personalizada do processador ASIP. O mesmo é sumariado, tendo como resultado a
execução do código objeto armazenado em memória no core processor.
RESULTADOS: Houve aplicações embarcadas para os processadores desenvolvidos para
a automatização à personalização do processador na área utilizada no FPGA, que permite
reduzir custos e emitir espaço no hardware do restante do sistema, havendo um aumento do
desempenho e redução de área no momento de sintetizar o processador.
ARTIGO 8: PROCESSADOR DE REDE RISC RECONFIGURÁVEL
Autores : HENRIQUE COTA DE FREITAS, CARLOS AUGUSTO PAIVA DA SILVA MARTINS
Objetivo: É apresentar a evolução e estágio atual do R2NP, Processador de rede RISC
reconfigurável.
Aplicações: Apresentação deste trabalho foi baseada na aplicação do projeto de um
Processador de Rede RISC Reconfigurável, que viabiliza a reconfigurabilidade de alguns
blocos lógicos, o suporte a multi-protocolo e a topografia dinâmica, objetivando a
flexibilidade de funcionamento. Através de sistemas de comunicação de dados, efetivou-se
o estabelecimento de conexões e a comunicação entre os equipamentos e dispositivos de
redes.
Resultados: Por conseguinte, foram apresentados no desenvolvimento do projeto que a
característica principal do processador de rede é o suporte à comunicação de dados, que
aumenta em função da necessidade crescente de conexões entre os diversos dispositivos
de redes.
ARTIGO 9: PROJETO DE CPU 4 BITS COM PIPELINE
Autores: André Márcio de Lima Curvello, Fernando Pasquini Santos, Leonardo Almeida Bonetti
Objetivo do projeto: projetar um processador 4 bits com todas as suas funcionalidades e a presença de um pipeline com cinco estágios (fetch, decode, fetchdata, exec e store) utilizando a linguagem de descrição de hardware VHDL e o software Altera Quartus II.
Aplicações: Para a realização do projeto foi descrito cada estágio do pipeline em bloco em VHDL (VHSIC Hardware Description Language) enquanto a conexão entre eles foi feita em um arquivo do tipo .bdf, formato utilizado pelo software Altera Quartus II para representar diagramas de blocos (editável pelo próprio software).
As descrições VHDL das unidades de controle foram feitas por um modelo procedural (sequencial) baseado em máquina de estados. Além disso a CPU foi divida em módulos de acordo com a sua funcionalidade e descrita em VHDL. As simulações foram feitas de maneira separada e ao concluir todos os módulos do CPU e estágios do pipeline foi feita uma integração e uma simulação do funcionamento do CPU usando poucas e simples instruções.
Resultados: Como resultado, verificou-se o funcionamento de um CPU com pipeline e dessa maneira pode-se concluir que o mesmo torna o processamento mais rápido evitando que instruções fiquem estacionadas na memória.
ARTIGO 10: Projeto de um conjunto de chaves programáveis para uso em barramentos de multiprocessadores
Autor: A. A. Tokunaga, N. Marranghello
Objetivo do projeto: é viabilizar a alteração da topologia de conexão dos processadores em uma arranjo, para configurá-lo com as ligações mais adequadas possíveis conforme o problema a ser computado.
Aplicações: Neste artigo foi apresentado o projeto lógico de uma chave para comutação de barramentos em sistemas multiprocessadores, bem como proposto um protocolo de comunicação para os processadores do sistema. O sistema foi modelado através da linguagem de descrição de hardware VHDL. As simulações foram feitas com o sistema VCOM e VSIM da Model Technology.
Resultados: As simulações realizadas indicam que o tempo médio de travessia de um dado pela chave é de 15 ns. Adicionalmente, adotando-se um palavra de dados de 8 bits, tem-se que o tempo médio que esta palavra leva para sair de um processador e chegar a outro é da ordem de 77 ns. Portanto, para que se evitem perdas de dados devem-se ter ciclos de cálculo nos processadores, próximos ao tempo necessário às suas transmissões pelo barramento.
3 – CONCLUSÕES
Uma vez realizado a pesquisas dos artigos e tendo em vista o estudo sobre processadores, objetivando uma melhor compreensão do conteúdo, observa-se que há uma possibilidade de obter um conhecimento mais aperfeiçoado. O fato de cada processador ter um
