Teoría circuitos digitales, Apuntes de Circuitos Digitales

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¿CUÁNTOS MODOS Y TIPOS SE PUEDEN ASIGNAR A UN PUERTO?

entity nombre_entidad is generic (cte1: tipo := valor1; cte2: tipo:= valor 2; …); port (nombre_puerto: modo tipo); end nombre_entidad;

INFORMACIÓN SOBRE MODO Y TIPO DE UN PUERTO

generic Opcional, se declaran propiedades y constantes del circuito. A nivel de simulación se definen retardos de señales y ciclos de reloj pero estas definiciones no son tomadas en cuenta a nivel de síntesis. modo in: La señal es una entrada a la entidad. out: La señal es una salida de la entidad. En este caso la señal no puede ser leída dentro de la arquitectura de la entidad, solamente por otras entidades que la utilicen. buffer: La señal es una salida de la entidad pero su valor también puede ser leída dentro de la arquitectura de la entidad. inout: La señal es una entrada o salida de la entidad. Tipo Define el tipo del objeto. En VHDL se utilizan tipos predefinidos, así como otros definidos por el usuario.

LOS NUEVE VALORES QUE PUEDE TOMAR EL TIPO STD_LOGIC:

COMPARADOR DE MAGNITUD

DISEÑO POR FLUJO DE DATOS

En el diseño de flujo de datos, se describen las relaciones lógicas entre las entradas y las salidas utilizando ecuaciones booleanas

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity Comparador is

Port (

A, B : in std_logic;

H : in std_logic;

F1, F2, F3 : out std_logic );

end Comparador;

architecture Dataflow of Comparador is

begin

F1 <= not H and not B and A;

F2 <= (not H and not B and not A) or (not H and B and A);

F3 <= not H and B and not A;

end Dataflow;

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity Comparador is

Port (

A, B : in std_logic;

H : in std_logic;

F1, F2, F3 : out std_logic );

end Comparador;

architecture Dataflow of Comparador is

begin

F1 <= '1' when (H = '0' and A > B) else '0';

F2 <= '1' when (H = '0' and A = B) else '0';

F3 <= '1' when (H = '0' and A < B) else '0';

end Dataflow;

DISEÑO COMPORTAMIENTO O SECUENCIAL

En el diseño de comportamiento, se describe el comportamiento secuencial del sistema utilizando procesos (process) library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Comparador is Port ( A, B : in std_logic; H : in std_logic; F1, F2, F3 : out std_logic ); end Comparador; architecture Behavioral of Comparador is begin process (A, B, H) begin if H = '1' then F1 <= '0'; F2 <= '0'; F3 <= '0'; else if A > B then F1 <= '1'; F2 <= '0'; F3 <= '0’; elsif A = B then F1 <= '0'; F2 <= '1'; F3 <= '0'; else F1 <= '0'; F2 <= '0'; F3 <= '1'; end if; end if; end process; end Behavioral;

CONTINUA