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Teoría circuitos digitales apuntes
Tipo: Apuntes
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Implementar utilizando uno o varios MUXs de 2 a 1 la función: SOLUCIÓN
A) Encontrando los mintérminos
a) SEMISUMADOR (Half adder)
library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity FourBitAdder is Port ( B3, A3, B2, A2, B1, A1, B0, A0, C0: in STD_LOGIC; C4, S3, S2, S1, S0 : out STD_LOGIC); end FourBitAdder; architecture Structural of FourBitAdder is component FullAdder Port ( A, B, C : in STD_LOGIC; Y, Z : out STD_LOGIC ); end component; signal C1, C2, C3 : STD_LOGIC; begin FA0: FullAdder Port map (A0,B0,C0,C1, S0); FA1: FullAdder Port map (A1, B1, C1, C2, S1); FA2: FullAdder Port map (A2, B2, C2, C3, S2); FA3: FullAdder Port map (A3, B3, C3, C4, S3); end Structural; library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity FullAdder is Port ( A, B, C: in STD_LOGIC; Y, Z : out STD_LOGIC); end FullAdder; architecture sumador of FullAdder is begin Z <= A xor B xor C; Y <= (C and (A xor B)) or (A and B); end sumador;
Descripción estructural en la que se particiona el sistema en componentes y se indican sus interconexiones
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity sumador is Port ( C0: in STD_LOGIC; A : in UNSIGNED(3 downto 0); B : in UNSIGNED(3 downto 0); S : out UNSIGNED(3 downto 0); C4: OUT STD_LOGIC); end sumador; architecture FlujoDatos of sumador is signal R: unsigned(4 downto 0); begin R <= ('0' & A) + ('0' & B); -- Suma de A y B extendidos a 5 bits C4 <= R(4); -- bit más significativo de R a C S <= R(3 downto 0); -- 4 bits menos significativos de R a S end FlujoDatos;
En el diseño de flujo de datos, se describen las relaciones lógicas entre las entradas y las salidas. A3 A2 A1 A0 B3 B2 B1 B C C4 (^) S3 S2 S1 S
