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2009
2009
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
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Flip Flops electronica digital, Apuntes de Electrónica
Resumen flip flops para el area de ingenieria en electronica digital
Tipo: Apuntes
2019/2020
1 / 70
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FlipFlip
FlopsFlops
Introducci^ Introducci
óó
n a los Sistemasn a los Sistemas
L^ L
óó
gicos y Digitalesgicos y Digitales
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
CLASIFICACIÓN SEGÚN TIPO DE SINCRONISMO
FLIP-FLOPS ASINCRÓNICOS (No hay entrada de reloj)FLIP-FLOPS SINCRÓNICOS
Sensibles a nivel de reloj
Sensibles a flanco de reloj (2)
CLASIFICACIÓN SEGÚN TIPO DE FUNCIÓN FLIP-FLOPS ASINCRÓNICOS:
Tipo /S/RTipo RS
FLIP-FLOPS SINCRÓNICOS:
Tipo “D” (Delay)Tipo “T” (Toogle)Tipo “JK”
NOTA: Algunos autores llaman en general a los Flip-flops como“biestables” y en particular a (1) como “latches” y a (2) como Flip-flops.
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
Elemento básico de memoria: El Flip-Flop asincrónico
A
C
Una manera de poder almacenar unestado lógico a la salida de unacompuerta sería la de aplicar en undado momento una tensión a suentrada para que la salida vaya a “0”ó “1”
Una manera mas interesante es la de emplear por ejemplo lo siguientepara poder disponer de dos entradas de control. +Vcc 0V
El problema es la carga Rde realimentación que degradala operación de la compuerta.
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
0V
/set /reset
Esto mejora ya que disponemos de la salida Q (Q) y su negación (/Q)La entrada /reset es tal que activa el “borrado” de Q (ponerla a “0”) conun valor de esa entrada en “bajo” (por eso el signo de negación).La entrada /set es tal que activa el “seteo” ó puesta a “1” lógico de lasalida Q, siendo esta entrada activa en nivel también “bajo”.
Q
/Q
FLIP-FLOPS ASINCRÓNICOS
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
Q
P
/s p q /r ANÁLISIS DE FUNCIONAMIENTO:
Una manera de hacerlo es la de empleardiagramas de Karnaugh para seguir laevolución de las salidas cuando hay cambiosen las entradas.
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qp
/s/r
τ
τ
SUPONDREMOS QUECADA COMPUERTATIENE UN RETARDO
τ
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
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qp
/s/r Caso: /s/r = 11 y qp = 10
se pasa /r de 1 a 0
Q
P
/s p q /r
τ
τ
El cambio en /r hace cambiar la salida P luego de
τ
2 siendo QP = 11.
luego el 1 en p hace que pasado un tiempo
τ
1, pase Q a 0, quedando el
circuito ya estable en QP = 01.
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
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0000
qp
/s/r Caso: /s/r = 10 y qp = 01
se pasa /r de 0 a 1
EL CAMBIO EN /r NO TIENE EFECTO
Q
P
/s p q /r
τ
τ
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
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0101
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0000
0000
qp
/s/r Caso: /s/r = 11 y qp = 01
se pasa /s de 1 a 0
El cambio en /s hace cambiar la salida Q luego de
τ
1 siendo QP = 11.
luego el 1 en q hace que pasado un tiempo
τ
2, pase P a 0, quedando el
circuito ya estable en QP = 10.
Q
P
/s p q /r
τ
τ
LOS ESTADOS EN ROJOSON INESTABLES
Nota: En ROJO se dibujaron estados intermedios
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
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qp
/s/r Caso: /s/r = 00 y qp = 11
se pasa /s/r ambas a 1
Si
τ
τ
2 el circuito oscilará con las salidas cambiando entre 00 y 11 a
una frecuencia igual a 1/(
τ
τ
Q
P
/s p q /r
τ
τ
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
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0000
0000
qp
/s/r Caso: /s/r = 00 y qp = 11
se pasa /s/r ambas a 1
Si
τ
τ
2 las salidas quedarán en QP = 01.
Q
P
/s p q /r
τ
τ
FLIP-FLOPS ASINCRÓNICOS
QP
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
/^ /
Q(nQ(n
))
00 11
/^ / ProhibidoProhibido
Q(nQ(n
+1)+1)
Q(n^ Q(n
))
11
11
00
00
11
11
Q(n^ Q(n ProhibidoProhibido
+1)+1)
11
00
00
00
/r^ /r
/s/s
TABLA DE VERDAD DEL FLIP-FLOP /S/R
El estado /s/r = 00 se considera prohibido debido a la posible contingenciaque se quiera pasar de 00 a 11 y no se pueda garantizar el estado final delas salidas. Además /s /r = 00 dá Q /Q = 11 lo que no es admisible.El estado /s/r = 11 denota la capacidad que tiene el Flip-Flop paramemorizar un evento.Q(n+1) denota el estado siguiente.Q(n) denota el estado actual.
FLIP-FLOPS ASINCRÓNICOS
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
/s /r Q /Q
τ
τ
RESPUESTA TEMPORAL DEL FLIP-FLOP /S/R
Aquí se consideró que los retardos
τ
1 y
τ
2 son iguales.
En la realidad
τ
1 y
τ
2 son parecidos pero no iguales por lo que si se
genera la secuencia de entrada 00
11, las salidas luego de una serie
de oscilaciones terminarán en 01 ó 10.
oscilación
t t t t
FLIP-FLOPS ASINCRÓNICOS
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
0V
/set
/reset
+Vcc
Q /Q
0V
0V
Vcc
Vout
Vout
t
EJEMPLO: INTERRUPTOR ANTIREBOTE
V (/set)
t
Vout
Vout
t
FLIP-FLOPS ASINCRÓNICOS
Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008
FlopsFlops
FLIP-FLOPS SINCRÓNICOS DISPARADOS POR NIVEL
DATOS DE
ENTRADA
DATOS DE
SALIDA(Q Y /Q)
RELOJ
(CLOCK)
RELOJ
SALIDAS
DATOS
EJEMPLO DE UN FLIP-FLOP
DISPARADO POR NIVEL
DE RELOJ EN ALTO
FLIP-FLOPGENÉRICO
t t t
Las salidas podrán cambiar sólocuando el reloj esté en estado alto(2) respondiendo a su tabla deverdad.En bajo, Q y /Q mantienen el estadoanterior (1).
No interesasi cambianlas entradas