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INFORME DE LABORATORIO - ELECTRONICA DIGITAL
LABORATORIO N° 02
Estudiantes: Luis Guevara, Diego Lima, Yassin Cabrera
Docente: Msc. Edgar Jaramillo
Técnico de laboratorio: Msc. Alejandra Pinto Erazo
13 de mayo de 2025
1. Introducción
En la presente práctica titulada Comparadores lógicos, generadores de paridad y conversores de código, se estudian tres bloques fundamentales dentro del diseño digital. Estos circuitos, basados en lógica combinacional, permiten realizar operaciones esenciales de comparación, verificación de integridad de datos y transformación entre distintos sistemas de codificación binaria. Los comparadores lógicos son utilizados para evaluar la igualdad o desigualdad entre dos conjuntos de bits, siendo ampliamente aplicados en sistemas de control y unidades aritméticas. Por otro lado, los generadores de paridad permiten añadir un bit extra a una palabra binaria, con el fin de detectar errores simples en la transmisión o almacenamiento de datos. Finalmente, los conversores de código permiten traducir información entre distintas representaciones binarias, como el código binario natural y el código Gray, optimizando su manipulación en ciertos contextos electrónicos y de telecomunicaciones. El objetivo principal de esta práctica es implementar y analizar físicamente estos circuitos mediante compo- nentes lógicos básicos, observando su funcionamiento tanto en simulación como en montaje real sobre protoboard.
2. Objetivos
2.1. Objetivo General
Implementar y analizar circuitos digitales que realicen funciones de comparación lógica, generación de bits de paridad y conversión de código, utilizando compuertas lógicas básicas y circuitos integrados, con el fin de comprender su funcionamiento y aplicaciones prácticas.
2.2. Objetivos Específicos
Diseñar e implementar un comparador lógico de 4 bits utilizando compuertas lógicas.
Construir un generador de paridad simple para verificar la integridad de datos binarios.
Desarrollar un conversor de código Gray a binario mediante lógica combinacional y comprobar su funcio- namiento en protoboard.
3. Fundamentación teórica
3.1. Comparador 74LS
El circuito integrado 74LS85 es un comparador de magnitud de 4 bits que permite comparar dos números binarios A (A3, A2, A1, A0) y B (B3, B2, B1, B0) Instruments, 1996b. Su función principal es determinar si A es mayor, menor o igual que B, y activa una de las tres salidas correspondientes: A > B, A = B o A < B. Además de las entradas de datos, el 74LS85 cuenta con pines de entrada para cascada: A >B IN, A = B IN, A <B IN, los cuales permiten expandir el circuito para comparar más de 4 bits conectando varios CIs en cascada. Las ventajas de utilizar el 74LS85 frente a construir un comparador con compuertas lógicas discretas incluyen: menor tiempo de diseño, mayor confiabilidad, menor espacio en el protoboard, y facilidad para escalar el sistema.
Un aspecto clave para garantizar el correcto funcionamiento del 74LS85 es la configuración de sus entradas de expansión o çascada", especialmente cuando se utiliza como comparador independiente de 4 bits. Según el datasheet del fabricante, para operar el CI en modo simple (sin cascada), se deben fijar los pines de entrada de expansión de la siguiente manera:
I_A=B (pin de igualdad): debe conectarse a nivel alto (5V)
I_A>B y I_A<B (pines de mayor/menor): deben conectarse a nivel bajo (GND)
Como se observa en la imagen 1, esta configuración asegura que el comparador evalúe únicamente los 4 bits de entrada (A y B) sin depender de resultados previos de otros comparadores en cascada. Además, el datasheet indica la carga típica para cada pin en términos de Unit Load (U.L.), siendo 1 U.L. equivalente a 40 μA en nivel alto y 1.6 mA en nivel bajo. Las entradas paralelas (A0–A3, B0–B3) tienen una carga de 1.5 U.L. en nivel alto, mientras que las salidas lógicas (A >B, A = B, A <B) pueden soportar cargas de hasta 10 U.L. en alto y 5 U.L. en bajo, lo que debe tenerse en cuenta para evitar sobrecargas al conectar múltiples LEDs u otros dispositivos Instruments, 1996b.
3.2. Compuerta XOR y su uso en circuitos combinacionales
La compuerta lógica XOR (o exclusiva) realiza una operación lógica que da como resultado 1 solo si el número de entradas activas (en alto) es impar. Su tabla de verdad básica para dos entradas es:
A B A ⊕ B 0 0 0 0 1 1 1 0 1 1 1 0
Esta propiedad la hace especialmente útil en el diseño de generadores de paridad, conversores de código (Binario-Gray, Gray-Binario), sumadores binarios y detección de errores Circuits, s.f. En circuitos con más de dos entradas, se aplican XOR en cascada para extender su funcionalidad.
3.3. Generador de paridad par
Un generador de paridad es un circuito combinacional que añade un bit de paridad a una palabra binaria para asegurar la detección de errores. En el caso de paridad par, el bit de paridad es 1 cuando el número de unos en la palabra original es impar, de modo que el total de unos (incluyendo la paridad) sea par. Para cuatro bits de entrada (A, B, C, D), el bit de paridad P se obtiene con:
P = A ⊕ B ⊕ C ⊕ D Este tipo de circuito es útil en sistemas de comunicación digital para detectar errores simples en la transmisión de datos Mano y Ciletti, 2013.
3.4. Código Gray
El código Gray es una codificación binaria en la que dos valores consecutivos difieren en solo un bit. Esta propiedad reduce la probabilidad de error durante la transición de un valor a otro, especialmente en aplicaciones donde múltiples bits pueden cambiar simultáneamente, como en codificadores rotatorios y sensores de posición Tutorials, s.f. A diferencia del código binario tradicional, en el que múltiples bits pueden cambiar de un número a otro, el código Gray garantiza un cambio de solo un bit, minimizando la ambigüedad durante las transiciones.
3.5. Conversión Binario ↔ Gray
De binario a Gray: Para un número binario de 4 bits B 3 B 2 B 1 B 0 , el código Gray correspondiente G 3 G 2 G 1 G 0 se obtiene aplicando:
G 3 = B 3
G 2 = B 3 ⊕ B 2
G 1 = B 2 ⊕ B 1
G 0 = B 1 ⊕ B 0
Figura 2: * CI 7486
Circuito Integrado 7483: Sumador binario de 4 bits con acarreo, usado para realizar sumas binarias.
Figura 3: * CI 7483
Circuito Integrado 7447 (opcional): Decoder BCD a 7 segmentos, convierte números binarios en señales para displays.
Figura 4: * CI 7447
Display de 7 segmentos (cátodo común): Dispositivo visual para mostrar dígitos del 0 al 9.
Figura 5: * Display de 7 segmentos
Resistencias de 330 Ω: Limitan la corriente en los LEDs para evitar que se quemen.
Figura 6: * Resistencia de 330 Ω
Resistencias de 10k Ω: Usadas como pull-down para entradas digitales.
Figura 7: * Resistencia de 10k Ω
LEDs rojos: Diodos emisores de luz para indicar estados lógicos.
Figura 8: * LED rojo
Pulsadores o DIP switches: Dispositivos manuales para controlar entradas.
Figura 12: * Fuente de 5V DC
Multímetro (opcional): Herramienta para verificar continuidad, voltaje y resistencia.
Figura 13: * Multímetro digital
Tabla de materiales, cantidad y costo estimado
Material Cantidad Costo estimado (USD) CI 74LS85 1 1. CI 7486 1 1. CI 7483 1 1. CI 7447 (opcional) 1 1. Display 7 segmentos (cátodo común, opcional) 1 0. Resistencias de 330 Ω 25 1. Resistencias de 10k Ω 4 0. LEDs rojos 20 2. Pulsadores o DIP switches 12 1. Protoboard 1 4. Jumpers 20 1. Fuente de 5V DC 1 5. Multímetro (opcional) 1 5. Total estimado 25.
Cuadro 1: * Tabla de materiales con cantidades y costos estimados.
- Desarrollo
5.1. Ejercicio 1: Comparador de 2 bits con 74LS
A continuacion se presenta la simulacion del funcionamiento de un comparador de 2 bits utilizando el circuito integrado 74LS85, visualizando los resultados mediante LEDs.
5.1.1. Procedimiento
Para la simulación del comparador de 2 bits se utilizaron los siguientes elementos: batería de 5V, resistencias de 10kΩ (pull-down), resistencias de 330Ω para los LEDs, pulsadores, y el circuito integrado 74LS85.
Se colocó el CI 74LS85 en el protoboard virtual.
Se crearon dos combinaciones de entrada: A (A1 y A0) y B (B1 y B0), cada una conformada por dos botones.
Las entradas se conectaron a través de resistencias de 10kΩ a tierra, funcionando como pull-down para garantizar un nivel lógico bajo cuando los botones están abiertos.
Las salidas del comparador (A > B, A = B y A < B) se conectaron a tres LEDs color aqua mediante resistencias de 330Ω para proteger los diodos.
Se conectó el pin Vcc del 74LS85 a la fuente de 5V y GND a tierra.
Los pines de control de cascada fueron configurados para operación en modo simple:
- A > Bin = 0
- A = Bin = 1
- A < Bin = 0
5.1.2. Simulación
La simulación fue realizada en Proteus y se muestra en la Figura 14. En ella se observa el correcto funcio- namiento del comparador de magnitud de 2 bits. Dependiendo de las combinaciones aplicadas a las entradas A y B, se enciende el LED correspondiente a la condición lógica verdadera: A > B, A = B o A < B.
Figura 14: Simulación del comparador de 2 bits con CI 74LS
5.2.2. Simulación y armado físico
La simulación se llevó a cabo en el software Proteus, donde se verificó el funcionamiento del comparador bajo diferentes combinaciones posibles de A y B. Posteriormente, el mismo circuito fue implementado de forma física sobre una protoboard, replicando las conexiones y condiciones de la simulación.
Figura 15: Simulación del comparador de 4 bits con 74LS85 en Proteus
Figura 16: Armado físico del comparador de 4 bits en protoboard
5.2.3. Análisis del circuito
El comparador 74LS85 compara dos entradas binarias A y B de 4 bits y proporciona tres salidas: A >B: salida en alto cuando A es mayor que B.
A = B: salida en alto cuando A es igual a B.
A <B: salida en alto cuando A es menor que B.
Estas salidas fueron conectadas a LEDs de distintos colores:
Rojo: se enciende si A >B.
Verde: se enciende si A = B.
Azul: se enciende si A <B.
La lógica del comparador se basa en una evaluación binaria directa entre las entradas, comparando bit a bit desde el MSB al LSB, y tomando una decisión en cuanto detecta una diferencia entre los bits más significativos.
5.2.4. Funcionamiento
El funcionamiento del circuito fue validado mediante pruebas de entrada con combinaciones representativas, tales como:
A = 0000, B = 0000 ⇒ A = B ⇒ LED verde encendido.
A = 1111, B = 0000 ⇒ A >B ⇒ LED rojo encendido.
A = 0000, B = 1111 ⇒ A <B ⇒ LED azul encendido.
El orden de los bits fue definido de la siguiente manera:
A3/B3: bit más significativo (MSB)
A0/B0: bit menos significativo (LSB)
5.2.5. Tabla de verdad
Dado que existen 256 combinaciones posibles de comparación entre A y B (16x16), se elaboró una tabla de verdad completa en una hoja de cálculo colaborativa.
Enlace a tabla de verdad completa: [Ver tabla completa de verdad]
A continuación se muestra un extracto con algunos casos representativos:
A (bin) B (bin) A (dec) B (dec) Salida 0000 0000 0 0 A = B (Verde) 1111 0000 15 0 A >B (Rojo) 0000 1111 0 15 A <B (Azul) 1010 1010 10 10 A = B (Verde) 1001 0110 9 6 A >B (Rojo)
Cuadro 3: Casos representativos de la tabla de verdad del comparador
5.2.6. Preguntas de análisis
- ¿Cuál es el comportamiento para valores extremos (0000 y 1111)? Cuando A y B son iguales a 0000, el comparador activa la salida de igualdad (LED verde). Si A es 0000 y B es 1111, entonces A <B (LED azul). Si A es 1111 y B es 0000, A >B (LED rojo). Estos comportamientos fueron verificados tanto en simulación como en el montaje físico.
- ¿Qué ventajas presenta este CI frente a compuertas discretas? El uso del 74LS85 reduce consi- derablemente la complejidad del circuito. Implementar la misma función con compuertas discretas requeriría múltiples compuertas XOR, AND, OR y NOT, lo que aumentaría el número de conexiones y el riesgo de errores. Este CI ofrece una solución compacta, confiable y fácilmente expandible.
- ¿Puede usarse para expandir a comparadores de 8 bits? Sí. El 74LS85 está diseñado para funcionar en modo de cascada, lo que permite unir dos comparadores para realizar una comparación de 8 bits. Las señales de comparación entre módulos (A<Bin, A=Bin, A>Bin) permiten encadenar el resultado de los bloques de 4 bits y obtener la comparación completa.
Figura 18: Armado del generador de paridad par en protoboard
5.3.3. Análisis del circuito
Entradas: Cada una de las entradas A, B, C y D está conectada a una resistencia pull-down para garantizar un nivel lógico bajo por defecto.
Compuertas XOR:
- U1: A B = S
- U2: S1 C = S2 = A B C
- U3: S2 D = P = A B C D
LED de salida: Se enciende cuando la salida P es 1 (número de unos impar), indicando que el bit de paridad debe ser 1 para hacer la palabra binaria par.
5.3.4. Funcionamiento
Si el número de bits en alto (1’s) es par, la salida del circuito es 0 y el LED permanece apagado.
Si el número de bits en alto es impar, la salida es 1 y el LED se enciende.
5.3.5. Tabla de verdad
A B C D P (LED)
Cuadro 4: Tabla de verdad del generador de paridad par con cuatro entradas
5.3.6. Interpretación del diseño y comportamiento del LED
En este ejercicio se construyó un circuito generador de paridad par, en el que la salida es el resultado de la operación lógica XOR entre cuatro bits de entrada: P = A ⊕ B ⊕ C ⊕ D. Esta salida indica si el número de unos (’1’) en las entradas es par o impar. Aunque el circuito genera una señal de paridad par, el LED fue conectado de forma que se enciende cuando la paridad es impar (P = 1), es decir, cuando se necesita añadir un ’1’ para que la secuencia de datos tenga una cantidad par de bits en alto. Esto nos permite verificar visualmente cuándo hay un error de paridad, o cuándo se requiere corregir la secuencia.
- ¿Cómo identificar errores en la paridad? En sistemas que utilizan paridad para detección de errores, se agrega un bit extra (bit de paridad) a una palabra de datos. Al recibir la palabra, se puede volver a calcular la paridad incluyendo ese bit. Si el resultado no concuerda con lo esperado (por ejemplo, se esperaba una cantidad par de unos y se obtiene una impar), se detecta un error en la transmisión. En nuestro circuito, el LED sirve como un indicador visual: se enciende cuando la paridad es incorrecta (impar) y se apaga cuando es correcta (par). De esta forma, puede utilizarse para identificar errores simples de un solo bit.
- ¿Es posible implementar paridad impar? Sí, es completamente posible. Para implementar paridad impar, se puede modificar el circuito agregando una compuerta NOT (inversor) a la salida de la última XOR. De esta manera, el circuito entregará un ’1’ cuando el número de bits en alto sea par, es decir, cuando se necesite un ’1’ para que la secuencia tenga una cantidad impar de unos. La nueva salida sería:
Pimpar = A ⊕ B ⊕ C ⊕ D
- ¿Cuál es la utilidad en sistemas de comunicación? La verificación por paridad es una técnica común y sencilla para la detección de errores en sistemas de comunicación digital. Permite detectar errores de un solo bit en la transmisión de datos, lo cual es útil en redes, memorias y protocolos de comunicación serie (como UART). Aunque no permite corregir errores ni detectar múltiples errores, es muy eficiente por su bajo costo computacional y facilidad de implementación, como se demostró en este laboratorio. Por ello, sigue siendo ampliamente utilizada como primera línea de defensa en la integridad de datos.
5.4. Ejercicio 4: Conversores Binario-Gray
5.4.1. Procedimiento
El procedimiento para implementar un conversor binario a Gray de 4 bits consiste en conectar los bits binarios B 3 , B 2 , B 1 , B 0 mediante switches o pulsadores. El bit B 3 se conecta directamente como salida G 3. Luego, se utiliza una compuerta XOR entre B 3 y B 2 para obtener G 2 , otra XOR entre B 2 y B 1 para obtener G 1 , y una tercera XOR entre B 1 y B 0 para obtener G 0. Cada una de las salidas G 3 a G 0 , así como B 3 a B 0 ,
- ¿Qué ocurre si una de las compuertas XOR falla o una conexión se interrumpe en el circuito del conversor binario a Gray? Analice cómo afectaría esto a la salida y la posible propagación de errores.
Si una compuerta XOR falla o una conexión se interrumpe, la salida correspondiente del código Gray será incorrecta. Por ejemplo, si una XOR deja de operar y entrega un valor fijo (0 o 1), el bit afectado del código Gray no reflejará el valor lógico esperado según la entrada binaria. Esto genera una conversión errónea, lo que puede ser crítico si el sistema utiliza estos datos para control o posicionamiento. Además, si la salida errónea se usa como entrada para otro sistema, puede propagarse el error. También una conexión interrumpida puede provocar señales flotantes o inestables, haciendo que los LEDs no reflejen correctamente el estado lógico, dificultando la detección de fallas y comprometiendo la confiabilidad del sistema.
- ¿Cómo verificar experimentalmente que el conversor binario a Gray funciona correctamente en un laboratorio? Proponga una metodología o tabla de comparación entre entrada binaria, salida esperada y salida observada en LEDs.
Para verificar experimentalmente el funcionamiento del conversor, se debe seguir una metodología siste- mática. Se colocan los cuatro switches correspondientes a los bits B 3 , B 2 , B 1 y B 0 en cada una de las 16 combinaciones posibles (de 0000 a 1111). A continuación, se observa el estado de los LEDs que representan la salida G 3 a G 0 del código Gray. Estas observaciones se comparan con los valores esperados de la tabla de verdad del código Gray. Si en todos los casos las salidas observadas coinciden con las esperadas, el circuito funciona correctamente. A continuación, se presenta una tabla de ejemplo:
B 3 B 2 B 1 B 0 G 3 G 2 G 1 G 0 LEDs Observados 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0
5.4.4. Funcionamiento
El funcionamiento del conversor binario a Gray se basa en la lógica XOR aplicada a los bits de entrada. Cuando el usuario activa los interruptores que representan el número binario B 3 , B 2 , B 1 , B 0 , el circuito realiza la conversión automáticamente utilizando compuertas XOR. El bit más significativo G 3 es igual a B 3 , mientras que los bits restantes del código Gray se obtienen como G 2 = B 3 ⊕ B 2 , G 1 = B 2 ⊕ B 1 y G 0 = B 1 ⊕ B 0. Estas salidas se reflejan en LEDs conectados al circuito, encendiéndose según el valor lógico de cada bit. Así, al modificar el valor binario de entrada, el conjunto de LEDs mostrará el valor correspondiente en código Gray, permitiendo observar cómo únicamente cambia un bit entre dos números consecutivos, característica principal de este sistema de codificación.
5.4.5. Tabla de verdad
B 3 B 2 B 1 B 0 G 3 G 2 G 1 G 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0
- Interpretación de Resultados / Discusión
6.1. Ejercicio 2: Comparador de 4 bits con 74LS
Durante el desarrollo del ejercicio, tanto en la simulación como en el montaje físico, se comprobó que el comparador 74LS85 responde de forma precisa ante distintas combinaciones de entradas binarias. Su com- portamiento fue consistente con las expectativas teóricas, reflejando correctamente cuál de los dos números es mayor, menor o igual mediante la activación de las salidas correspondientes. Una observación clave fue la simplicidad con la que se logra una comparación compleja gracias a la integración del circuito. Esto reduce considerablemente la posibilidad de errores manuales que podrían surgir al replicar la lógica con compuertas discretas. Además, el uso de LEDs como indicadores visuales facilitó la validación rápida de los resultados. También se destacó el valor didáctico del ejercicio al mostrar cómo los comparadores se pueden escalar para trabajar con palabras mayores a 4 bits, lo cual es común en sistemas digitales. La comprensión de los pines de cascada permitió visualizar cómo se comunican múltiples CIs para mantener la lógica de comparación a mayor escala. Finalmente, el diseño fue robusto al incluir resistencias pull-down para garantizar estados lógicos defini- dos, un detalle importante que suele pasarse por alto pero que evita comportamientos erráticos por entradas flotantes.
6.2. Ejercicio 3: Generador de Paridad Par
Durante la simulación en Proteus y el posterior armado en protoboard, se observó que el circuito cumplió correctamente con su función de generar una señal de paridad par. La salida del sistema P = A ⊕ B ⊕ C ⊕ D se comportó de acuerdo con lo esperado: el LED se encendía únicamente cuando la cantidad de bits en alto (1’s) en las entradas era impar, lo que indica que se requiere un bit adicional en 1 para lograr una paridad par. Este comportamiento valida la funcionalidad del circuito como generador de paridad. El LED, al estar encendido en estos casos, actúa como una señal visual que representa la necesidad de agregar un bit de paridad en 1. En sistemas digitales reales, los generadores de paridad son ampliamente utilizados como mecanismos simples de detección de errores. Al transmitir datos, se puede añadir un bit de paridad que permite verificar si los datos llegaron con la misma estructura con la que fueron enviados. Si la verificación de paridad no coincide con lo esperado, se puede inferir que ocurrió un error durante la transmisión. El circuito implementado en este laboratorio, aunque básico, ejemplifica de manera clara este principio. Al observar el estado del LED (encendido o apagado), se puede determinar si la cantidad de bits en alto es impar o par, y por tanto si el bit de paridad debe ser 1 o 0.
Implementación de paridad impar
Si se quisiera modificar el circuito para generar una señal de paridad impar, bastaría con añadir una com- puerta NOT a la salida actual. Esto invertiría el valor de paridad generado, haciendo que la salida sea 1 cuando
Para el comparador de 4 bits (Ejercicio 2), se sugiere utilizar etiquetas o colores distintos en los cables de entrada y salida, especialmente al trabajar con múltiples bits, para evitar confusiones durante el armado y facilitar el seguimiento de señales.
En el generador de paridad par (Ejercicio 3), es recomendable validar cada compuerta XOR por separado antes de ensamblar el circuito completo, asegurando que cada etapa funcione correctamente y reduciendo el tiempo de depuración.
- Referencias bibliográficas
Referencias
Circuits, A. A. (s.f.). XOR Gate - Digital Logic [Consultado en mayo de 2025]. https://www.allaboutcircuits. com/textbook/digital/chpt-3/xor-gates/ GeeksforGeeks. (s.f.). Binary to Gray Code and Vice Versa [Consultado en mayo de 2025]. https : / / www. geeksforgeeks.org/binary-to-gray-code-conversion/ Instruments, T. (1996a). 74LS83 4-bit Binary Full Adder Datasheet [Accedido en mayo de 2025]. https://www. alldatasheet.com/view.jsp?Searchword=74LS83&sField= Instruments, T. (1996b). 74LS85 4-bit Magnitude Comparator Datasheet [Accedido en mayo de 2025]. https: //www.alldatasheet.com/view.jsp?Searchword=74LS85&sField= Mano, M. M., & Ciletti, M. D. (2013). Digital Design (5th). Pearson Education. Tutorials, E. (s.f.). Gray Code Applications [Consultado en mayo de 2025]. https://www.electronics-tutorials. ws/binary/bin_4.html
